تحقیق جمع کننده‌های SET 38 ص ( ورد)

تحقیق جمع کننده‌های SET 38 ص ( ورد)

فرمت فایل دانلودی: .zip
فرمت فایل اصلی: .doc
تعداد صفحات: 31
حجم فایل: 47 کیلوبایت
قیمت: 8500 تومان

لینک دانلود و خرید پایین توضیحات
دسته بندی : وورد
نوع فایل :  word (..doc) ( قابل ویرایش و آماده پرینت )
تعداد صفحه : 31 صفحه

 قسمتی از متن word (..doc) : 
 

2
‏جمع کننده‌های SET‏:
‏در این قسمت چند جمع کننده SET‏ ارائه می‌گردد و این جمع کننده‌ها از نظر فاکتورهایی چون تاخیر و توان مصرفی با یکدیگر مقایسه خواهند شد. در نهایت یک جمع کننده دیگر که با استفاده از SET‏ خازنی طراحی شده نیز ارائه خواهد شد.
‏تکنولوژی SET‏ را می‌توان با استفاده از در مزیت بارز آن یعنی خاصیت فشرده‌سازی فوق‌العاده زیاد آن و توان مصرفی بسیار کم از دیگر تکنولوژی‌ها متمایز کرد. یکی از مواردی که در مطالعات مربوط به SET‏ مورد توجه می‌باشد طراحی جمع‌کننده‌های SET‏ می‌باشد که در نهایت طراحی‌های متفاوتی برای جمع کننده‌ها پیشنهاد می‌شود. این تفاوتها از نظر چگونگی عملکرد تعداد عناصر پایه می‌باشند.
‏در سال Iwamura, 1996‏ یک جمع کننده SET‏ را با استفاده از تابع اکثریت معرفی کرد. این تابع اکثریت براساس معکوس کننده SET‏ که توسط Tucker‏ پیشنهاد شده است عمل می‌کند. جمع‌کننده مذکور شامل سه گیت اکثریت دو معکوس کننده می‌باشد شکل (1-a)‏ رقم نقلی C0‏ توسط یکی از گیتهای اکثریت و یکی از معکوس کننده‌ها تولید می‌شود. حاصل جمع S‏ نیز از ترکیب بقیه گیتها حاصل می‌شود. گیت اکثریت شامل یک آرایه از خازنهای ورودی است و به دنبال آن یک معکوس کننده برای آستانه‌سازی.
‏بعداً این ساختار توسط oya‏ با استفاده از SEB‏ به جای معکوس کننده پیشنهاد شد که با سه سیگنال کنترلی Q1,Q2,Q3‏ عمل می‌کرد. هسته اصلی این طراحی شامل سه گیت اکثریت می‌باشد و چهار گیت دیگر به عنوان تاخیرکننده یا بازهای fan-out‏ عمل می‌کنند. با استفاده از این طرح تعداد اتصالات Tonneling‏ و تعداد خازنها کم خواهد شد. در شکل (1-b)‏ یک گیت اکثریت سه ورودی بر مبنای SEB‏ در اتصالی ساخته شده است.
‏برای استفاده از این ابزار به عنوان یک گیت اکثریت، Q‏ یک پالس ساعت پله‌ای خواهد بود که در ابتدا یک ولتاژ تحریک‏ (60mv)‏ را اعمال خواهد کرد و بعد از آن یک ولتاژ نگهدارنده
2
(40mv)‏ را اعمال می‌کند. از یک ساعت سه فاز نیز برای کنترل جهت انتشار سیگنال استفاده می‌شود. در این طراحی تا قید رقم نقلی I/3‏ یک دوره ساعت و تاخیر حاصل جمع یک دوره ساعت خواهد بود.
‏طرح بعدی براساس منطق ترانزیستورهای گذار است (1-C)‏. این سیستم شامل در زیر سیستم است که هر کدام شامل یک گیت XOR‏ دو ورودی است که با SET‏ ساخته شده است. SET‏ زمانی روشن است که یکی از ورودیها high‏ باشد و خاموش است اگر هر دو ورودی high‏ یا low‏ باشد. مدار سمت چپ پیاده‌سازی که (a+b).ci‏ است و مدار سمت راست (a+b)’.ci‏ است و نتیجه در نهایت a+b+c‏ خواهد بود. در این مدار، تولید رقم نقلی پیچیده‌تر از دو مدار قبلی است.
‏طرح چهارم براساس گیتهای منطق آستانه می‌باشد که از اتصالات تک الکترونی استفاده می‌شود. این طرح توسط cotofana‏ و vassiliadis‏ در سال 2002 پیشنهاد شده است. طراحی مذکور شامل دو گیت منطق آستانه است که هرکدام یک بافر نیز دارند. حاصلجمع با استفاده از TLG‏ با اوزان (1,1,1,-2)‏ و رقم نقلی خروجی با استفاده از یک گیت اکثریت بدست خواهد آمد. مزیت اصلی این طرح امکان انتقال یک الکترون از طریق اتصال و توانایی پیاده‌سازی ارزان منفی می‌باشد. عیب اصلی آن نیز استفاده از بافر برای هر TLG‏ به منظور جلوگیری از اثر دوطرفه می‌باشد.
‏یک طرح جدید دیگر تیز ارائه می‌شود که شباهت زیادی به maj-set‏ دارد. این طرح سه گیت اکثریت و دو معکوس کننده را به دو TLG‏ کاهش می‌دهد. پیاده‌سازی TLG‏ شبیه به Maj‏ است با این تفاوت که تعداد خازنها در TLG‏ چهار عدد خواهد بود.
‏بعد از انجام شبیه‌سازی با پارامترهای مربوط به هرکدام جمع کننده‌ها و در دمای T=0K‏ و سیگنالهای Ci=0‏، b=1‏ و a‏ بین (1,0)‏ که این سویچینگ هر 10ns‏ اتفاق می‌افتند، نتایج به ترتیب زیر بدست آمده است.
‏شکل خروجی S‏ برای همه جمع‌کننده‌ها در زیر نشان داده شده است، با مطالعه این نمودارها دو نکته قابل تشخیص است.
4
‏1ـ خروجی Maj-SEB‏ نامنظم است و به صورت دو پله‌ای خواهد بود که به دلیل دوپله‌ای بودن سایت است که برای کنترل FA‏ استفاده می‌شود.‏
‏2ـ خروجی PTL-FA‏ نسبت به ورودی آن دارای swing‏ کوچکی خواهد بود، به عبارت دیگر swing‏ خروجی 15mv‏ است در حالی که swing‏ ورودی 25mv‏ خواهد بود.
‏تا کنون راهکارهای متفاوتی برای کوچکتر کردن مقیاس MOSFET‏ها ارائه شده است. از طرفی روشهای ساخت گوناگونی برای CMOS‏ نیز ارائه شده است تا بتوان مقیاس ساخت را به حدود نانومتر نزدیک کرد که تا اندازه 10nm‏ گزارش شده است. اما مشکلات گوناگونی برای این عمل وجود دارد از جمله 1ـ محدودیتهای الکترواستاتیک 2ـ تونلینگ سورس به درین 3ـ حرکت ناتلسا 4ـ جریان استاتیک. بنابراین این احتمال را باید مدنظر قرار داد که در آینده نزدیک خواص اصلی CMOS‏ها را با ابزارهای جدید مثل ترانزیستورهای تک الکترونی به صورت مشترک به کار برد. امروزه ترانزیستورهای تک الکترون به دلیل خواص ویژه آنها که شامل اندازه آنها در مقیاس نانو، توان مصرفی بسیار پایین، رفتار منحصر بفرد نوسان ممنوعه کولب و سازگاری روشهای ساخت آن با CMOS‏، به شدت مورد توجه قرار گرفته‌اند. اما با توجه به همه مزایای نام برده شده بالا به نظر نمی‌رسد که در آینده نزدیک شاهد جایگزین شدن SET‏ به جای CMOS‏ باشیم البته دلایل این موضوع را می‌توان چنین بیان کرد: اثرات بار زمینه (اولیه)، جریان خروجی بسیار کم، جریان ؟؟؟ حرارتی بالا که به دلیل کم بودن انرژی باردار شدن خازن جزیره در تکنولوژی حاضر می‌باشد. آشکار است که CMOS‏ و SET‏ مکمل یکدیگرند. به عنوان مثال SET‏ها توان مصرفی پایینی دارند و دارای خاصیت ویژه نوسان Columb Blockade‏ می‌باشند، در حالی که CMOS‏ها دارای سرعت بالا و بهره ولتاژ بالا می‌باشند که می‌توانند مشکلات SET‏ را حل کنند. بنابراین اگرچه جایگزین کردن SET‏ به جای CMOS‏ در آینده نزدیک محتمل نیست اما با استفاده از بکار بردن خواص هر دو به صورت همزمان می‌توان کاربردهایی را به دست آورد که به تنهایی با
4
CMOS‏ بسیار دشوار است.
‏2ـ اتصالات درونی و منطق چند متواری:
‏نه تنها محدودیتهای پایه‌ای SNOSFET‏ در مقیاس نانو پیشرفت آنرا تهدید می‌کند بلکه محدودیتهای اتصالات درونی و کوچکتر شدن آنها در مقیاس نانو نیز از مشکلات اساسی است. این کوچک شدن مقیاس اتصالات درونی برخلاف کوچک شدن ترانزیستورها باعث کاهش کارایی سیستم می‌شود. کوچک شدن این مقیاس تاحد نانو باعث بروز چالشهای جدی خواهد شد از جمله: مشکلات مقاومتی، فرایندهای پیچیده کنترل، قابلیت اطمینان یک راه برای حل این مشکل این است که اتصالات درونی را با مقیاس بزرگتر ایجاد کنیم. با این کار کارایی اتصالات درونی زیاد می‌شود اما چگالی سیم‌کشی بالا می‌رود. از طرفی با بزرگتر شدن chip‏ تعداد ماژولهای محلی به نسبت L2‏ رشد می‌کنند که L‏ طول لبه تراشه است و تعداد اتصالات درونی در یک شبکه متصل با نرخ L2!‏ رشد می‌کند، با این استراتژی هزینه ساخت بالا خواهد رفت که خود موضوع مهمی است.
‏یک راه برای غلبه بر این مشکل استفاده از منطق چند مقداری است پس اتصالات درونی است. در منطق چند مقداری، سه مقداری یا چهار مقداری و.‌.. هر خط می‌تواند اطلاعات بیشتری را تأمین کند و بنابراین تعداد اتصالات درونی و Pinoots‏ را می‌توان کاهش داد. به عنوان مثال در منطق چهار مقداری می‌توان تا 50% کاهش در اتصالات درونی را نسبت به حالت باینری ایجاد کرد.
‏مد نیست راهکار استفاده از منطق چند مقداری بستگی به ابزار مورد نیاز و مناسب برای عملکرد صحیح منطق چند مقداری دارد. پیاده‌سازی این منطق روی وینورهای سیکیکونی با استفاده از تکنولوژی CMOS‏ دو حالت دارد: حالت ولتاژ و حالت جریان در حالت ولتاژ با مشکل ولتاژهای آستانه متفاوت روی یک و بند روبه‌رو هستیم و برای حالت جریان با مشکل معرف توان بالا و مشکلات آزمایش مدار روبه‌رو هستیم.

 

پرداخت با کلیه کارتهای عضو شتاب امکان پذیر است.